آدرس پروژه : http://www.opencores.org/projects.cgi/web/sayeh_processor/overview
با توجه به تجربه ارزشمند دوستان در طراحي اين پردازنده، جهت توسعه هرچه بيشتر معماري آن مي‌توان از اين محيط بهره گرفت.
دانشجوياني كه تمرين شماره 3 (پردازنده 16 بيتي) را تحويل نداده‌اند، با كسر 20 درصد از نمره تمرين مي‌توانند تا پايان روز دوشنبه 13 خرداد، آن را تكميل كرده و به همراه گزارش براي استاد ارسال كنند. همچنين در اولين جلسه كلاس بعد از اين تاريخ كار خود را مي‌بايست براي استاد ارائه نمايند.
متن کامل نامه ایشان :
ساده سازی توابع و محاسبه تاخیر مسیرها با تغییر ورودی
پیاده سازی تابع و تشخیص هازاردها و رفع آنها
محاسبه PI های توابع
پیاده سازی توابع با MUX
پیاده سازی ماشین مور برای آشکارسازی الگو
مشخص کردن و ضعیت PLA برای پیاده سازی عبارت
اثباتهائی از BDD
و مباحث بحث شده Timing Analaysis & optimization
معماری پردازنده خواسته شده در تمرين كامپيوتري سوم، مشابه معماری پردازنده Sayeh سر نام Simple Architecture, Yet Enough Hardware می باشد، اين پردازنده در دانشگاه تهران و دانشگاه northeastern تحت نظارت دكتر نوابي طراحي و توسعه يافته است كه تا كنون نسخه‌هاي متعددي از آن توسط دانشجويان دكتر نوابي جهت کاربردهاي مختلف پياده سازي شده است.
علارقم شباهت معماري مطلوب در تمرين سوم با Sayeh، بر اساس مطالب جلسه گذشته سبک و نگرش پیاده سازی آن متفاوت با پیاده سازی های موجود sayeh می باشد، با این وجود می توان از سورس کدهای نسخه های مختلف Sayeh و مستندات آن در درک هرچه بیشتر ساختارهای پردازنده بهره برد.
كد نسخه‌ابتدايي اين پردازنده به عنوان مثال طراحي در انتهاي كتاب " طراحي مدارهاي ديجيتال با Verilog " نوشته آقاي دكتر هادي پرنده-افشار آورده شده و توضيحات مختصر اما كافي در رابطه با آن ذكر شده است.
نسخه‌هاي جديدتر اين پردازنده در كتاب‌هاي Digital Design and Implementation with Field programmable Arrays و Embedded core Design with FPGA نوشته آقاي دكتر نوابي ، با جزئيات كامل پياده سازي Verilog تشريح شده است. در نسخه‌ي جديد، تغييرات عمده‌اي در مجموعه دستوراالعل‌ها و همچنين تغييرات اندكي در بخش كنترلي مشاهده مي‌شود. تصوير معماري جديد در زير آورده شده است :
همچنين پياده سازي معماري جديد در يكي از اسلايد‌هاي درسي آقاي دكتر نوابي در دانشگاه northeastern در 86 صفحه تشريح شده است. علاوه بر اين نسخه الكترونيك كتاب Digital Design and Implantation with Field programmable Arrays نيز در كتابخانه فني دانشگاه شاهد موجود مي‌باشد.
با توجه به هماهنگي صورت گرفته با دكتر نوابي جهت انتشار مستندات اين پردازنده در قالب يك پروژه متن باز، ميتوانيم در راستاي انجام اين پروژه كلاسي، صلاحيت‌ها و توانايي‌هاي لازم جهت شركت در يك پروژه طراحي واقعي را كسب نماييم.
اسلاید امروز با موضوع بررسي الگوريتم سنتز سطح بالا و Scheduling آن، بررسي نگرش طراحي به سبك كنترلر- مسير داده
دریافت فایل (دارای پسوورد)
تمرين كامپيوتري شماره 3: طراحي يك پردازنده 16 بيتي به صورت ASIC
هدف از اين تمرين طراحي يك پردازنده 16 بيتي و پياده سازي ASIC آن با تكنولوژي 0.25 ميكرون است، جزئيات معماري پردازنده مطلوب به همراه مجموعه دستورالعمل‌هاي تعريف شده براي آن در فايل زير آورده شده است.
متن كامل تمرين كامپيوتري شماره 3
تاريخ تحويل 87/3/2 (هزمان با امتحان ميان‌ترم)